Strong Middle / Senior FPGA/DSP

Що очікуємо

Досвід 2+ роки реалізації DSP-алгоритмів для FPGA, ASIC або спеціалізованих DSP-процесорів
Досвід роботи з алгоритмами для обробки радіосигналів (виявлення сигналів, визначення характеристик, демодуляція тощо)
Досвід роботи з SDR трансиверами, зокрема реалізації DSP алгоритмів із використанням популярних SDR приймачів
Досвід розробки цифрового дизайну для FPGA або ASIC
Володіння мовами описання цифрових схем та верифікації Verilog / SystemVerilog

Інструменти для швидкої реалізації алгоритмів і автоматичної генерації коду (DSP Builder або System Generator for DSP/Vitis Model Composer; HDL Coder)
Досвід роботи з SoC (Cyclone V SE, Arria 10 SX, Zynq тощо) та/або soft-core процесорами (Risc-V, Nios II, MicroBlaze або інші)
Розуміння мови програмування C та особливостей написання вбудованого ПЗ
Досвід взаємодії з Embedded Linux та систем збірки buildroot, yocta, тощо
Досвід роботи зі швидкісними інтерфейсами (JESD204b, 10G Ethernet, тощо)