Strong Junior / Middle FPGA/DSP
- Рівень:
- junior
- Джерело:
- djinni.co
Що очікуємо
- Досвід реалізації DSP-алгоритмів для FPGA, ASIC або спеціалізованих DSP-процесорів
- Досвід розробки цифрового дизайну для FPGA або ASIC
- Володіння мовами описання цифрових схем та верифікації Verilog / SystemVerilog
- Базове знання інтерфейсних шин, в т.ч. memory-mapped (Avalon, AXI-4) та streaming (AXI-S, Avalon-ST)
- Базове вміння працювати з timing constraints для FPGA
Що пропонуємо
- Досвід роботи з SDR трансиверами, зокрема реалізації DSP алгоритмів із використанням популярних SDR приймачів (за допомогою MATLAB, GNU Radio, Python, тощо)
- Досвід роботи з алгоритмами для обробки радіосигналів (виявлення сигналів, визначення характеристик, демодуляція тощо)
- Вміння працювати з git та OS Linux
- Володіння Python. Базове знання matplotlib, numpy, pandas.
- Інструменти для швидкої реалізації алгоритмів і автоматичної генерації коду (DSP Builder або System Generator for DSP/Vitis Model Composer; HDL Coder)
Схожі вакансії
З блогу Trackr
Усі статті →
Знайдено через trackr.help/jobs · Канал: @trackrhelp · Бот для персональних сповіщень: @trackrhelpBot