Про роль
One Clan Defense шукає FPGA Engineer, який перенесе наші алгоритми детекції та класифікації сигналів із програмних прототипів у реалізації в реальному часі з низькою затримкою на платформах AMD/Xilinx Zynq SoC. Ви тісно співпрацюватимете з DSP-командою над портуванням, оптимізацією та розгортанням алгоритмів для систем РЕБ (EW) та радіотехнічної розвідки (SIGINT).
Ядро: без цього нікуди
Це база, у якій ви вже маєте впевнено розумітися — на ній тримається вся подальша робота.
● FPGA / RTL. Впевнений практичний досвід із Verilog або VHDL, timing closure та проєктуванням в умовах обмежених ресурсів. Ви вже доводили нетривіальні дизайни до робочого стану на реальному залізі.
● Платформа Zynq. Практичний досвід із Zynq-7000 та/або Zynq UltraScale+ SoC: розподіл PS/PL, інфраструктура AXI (AXI4/AXI-Stream), DMA, тулчейн Vivado. Ви розумієте, що логічно тримати у фабриці, а що на ARM-ядрах.
● DSP на FPGA. Арифметика з фіксованою комою (fixed-point), ефекти квантування (quantization), імплементація FFT та фільтрів, потокові (streaming) архітектури. Ви можете взяти алгоритм і покласти його у фабрику з дотриманням таймінгу й ресурсів.
● Верифікація. Побудова симуляційних тестбенчів (testbenches) та перевірка реалізацій відносно еталонних моделей від DSP-команди.
Вектори розвитку: де ви зможете рости
Не обовʼязково приходити з усім цим — це напрями, у яких ви матимете змогу поглиблюватися. Досвід у будь-якому з них — приємний плюс.
● Портування DSP-алгоритмів. Перенесення детекції, каналізації (channelization) та препроцесингу класифікації з Python/C++/MATLAB на фабрику; поліфазні канелайзери (polyphase channelizers), DDC (digital down-converters), фільтри FIR/CIC.
● HLS-потік. Vitis HLS для швидших ітерацій там, де це доречно.
● Інтеграція з РЧ-фронтендами. Інтерфейси ADC/DAC (AD936x через референсні HDL-дизайни Analog Devices, JESD204B на RFSoC), робота з SDR-платформами (Ettus USRP, ADALM-Pluto) та їхніми FPGA-дизайнами (RFNoC, ADI HDL).
● RFSoC. Zynq UltraScale+ RFSoC та інтегровані РЧ-перетворювачі — вектор у бік широкосмугового моніторингу.
Буде плюсом
● C/C++ для розробки під embedded ARM.
● Бекграунд у РЕБ/SIGINT, радарних або комунікаційних системах.
● Python або MATLAB на рівні читання й розуміння еталонних DSP-моделей.
